商业源码 求服务器等双电源设备的工作原理？
服务器等双电源设备的工作原理是：
一种由微处理器控制，用于电网系统中网电与网电或网电与发电机电源启动切换的装置，
可使电源连续源供电。服务器双电源，当常用电突然故障或停电时，
通过双电源切换开关，自动投入到备用电源上，（小负荷下备用电源也可由发电机供电，）
使设备仍能正常运行。最常见的是电梯、消防、监控上。
姓名：吕红霞；学号：20011210203；学院：通信工程学院
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嵌牛鼻子 多核CPU，进程，线程
嵌牛提问 现在的CPU或SoC基本都是在单芯片中集成多个CPU核心，形成通常所说的4核、8核或更多核的CPU或SoC芯片。为什么要采用这种方式？多个CPU 核心在一起是如何工作的？CPU核心越多就一定越好吗？
嵌牛正文
要说明什么是多核心CPU或SoC芯片，首先要从CPU核心(Core)说起。我们知道，CPU是中央处理器(Central Processing Unit)的英文简称，它具有控制和信息处理的能力，是电脑和智能设备的控制中枢。如果把传统CPU芯片中的封装和辅助电路(例如引脚的接口电路、电源电路和时钟电路等)排除在外，只保留完成控制和信息处理功能的核心电路，这部分电路就是 CPU核心 ，也简称CPU核。一个CPU核心基本上是一个完全独立的处理器，它可以从内部存储器中读取指令，并执行指令指定的控制和计算任务。
如果把 一个 CPU核心和相关辅助电路封装在一个芯片中，这个芯片就是传统的 单核心CPU芯片 ，简称单核CPU。如果把 多个 CPU核心和相关辅助电路封装在一个芯片中，这个芯片就是 多核心CPU芯片 ，简称多核CPU。当然，多核心CPU芯片会包含更多的辅助电路，以解决多个CPU核心之间的通信和协调问题。
如果在多核心CPU芯片中再集成一些其它功能部件和接口电路，就形成了完整的系统，那么这个芯片就变成了 多核心SoC芯片 了，简称多核SoC。在不严格区分的情况下，SoC也可以称为CPU。
发展多核心CPU的初心源于“人多力量大”的简单道理。从这个意义上来看，当初芯片集成度不高的时候，Inteli8086 CPU和i8087协处理器应该算是多核心CPU的雏形，是 多芯片协作形成了一个处理核心 ，需要采取许多技术来解决CPU和协处理器之间的合作、协作问题。
今天芯片的集成度很高，单芯片中集成几个甚至几十个CPU核心已不在话下，但还是不能满足超级计算的需要，需要在超级计算机中使用成千上万块高性能CPU芯片一起合作、协作，这可以看作 芯片内 多核心、 芯片外 多芯片的多核心CPU集群。
CPU芯片从外观上看是一块芯片，但打开封装来看，内部可能只有一块裸片(die),也可能是多块裸片封装在一起，称为 多芯片模组 (Multichip Module，简称 MCM )，如图2b所示。但从软件角度来看，封装形式无关紧要，无论是芯片内还是芯片外，CPU核心多少才是最重要的,它们决定着系统的并行运算和处理能力，它们的主频频率和核心之间通信方式决定了系统的处理速度。
另外，今天的桌面计算机CPU、手机SoC中还集成了许多图形处理器(GPU)核心、人工智能处理器(APU)核心等，这些是否也应该算作多核心CPU和SoC中的“核心”呢？我觉得从广义角度上应该算吧。
因此，要回顾多核心CPU的发展，大致可以分为 1 雏形期； 2 单芯片单核心； 3 单芯片多核心； 4 单核心多芯片； 5 多核心多芯片几种情形。这些发展阶段不一定按照这个前后顺序，可能有交叉时期，也可能有前后颠倒的情形。第2和第3种情形一般是应用在桌面计算机、智能手机等移动终端上的CPU芯片，第4和第5种是应用在服务器和超级计算机上的CPU芯片。本文限于篇幅和主题集中的需要，主要探讨第3种 单芯片多核心 的情况，这种情况下的CPU是 单芯片多处理器 (Chip Multi Processors，简称 CMP )模式。
1971 ～2004年，单核心CPU一路独行 。Intel公司1971年推出全球首款CPU芯片i4004，直到2004年推出超线程的Pentium 4 CPU系列，期间共33年时间。在这期间，CPU芯片很好地沿着摩尔定律预示的规律发展，沿着集成度不断翻倍、主频不断提升、晶体管数量快速增加的道路前进，这是一条单核心CPU不断迭代升级的发展之路。
但是，当晶体管数量大幅增加导致功耗急剧增长，CPU芯片发热让人难以接受，CPU芯片可靠性也受到很大影响的时候，单核心CPU发展似乎到了穷途末路。摩尔定律的提出者 戈登摩尔 也依稀觉得“尺寸不断缩小”、“主频为王”这条路子即将走到尽头。2005年4月他曾公开表示，引领芯片行业接近40年的摩尔定律将在10～20年内失效。
其实，早在上世纪90年代末，就有许多业界人士呼吁用CMP技术实现的多核心CPU替代单线程单核心CPU。IBM、惠普、Sun等高端服务器厂商，更是相继推出了多核心服务器CPU。但是，由于服务器CPU芯片价格太高、应用面较窄，并未引起大众广泛关注。
2005年初AMD抢先推出了64位CPU芯片，并率先Intel发表声明保证其64位CPU的稳定性和兼容性，Intel才想起了利用“多核心”这一武器进行“帝国反击战”。2005年4月，Intel仓促推出简单封装的2核心Pentium D和Pentium4至尊版840。之后不久，AMD也发布了双核心皓龙(Opteron)和速龙(Athlon)CPU芯片[9]。
2006 年被认为是多核心CPU的元年 。这年7月23日，Intel基于酷睿(Core)架构的CPU发布。11月，Intel又推出了面向服务器、工作站和高端PC机的至强(Xeon)5300和酷睿2双核心和4核心至尊版系列CPU。与上一代台式机CPU相比，酷睿2双核心CPU在性能方面提高40%，功耗反而降低40%。
作为对Intel的回应，7月24日，AMD宣布对双核Athlon64 X2处理器进行大降价。两大CPU巨头在宣传多核心CPU时，都会强调其节能效果。Intel发布的低电压版4核心至强CPU功耗仅为50瓦。而AMD的“Barcelona”4核心CPU的功耗也没超过95瓦。在Intel高级副总裁Pat Gelsinger看来，摩尔定律还是有生命力的，因为“CPU从单核心到双核心，再到多核心的发展，可能是摩尔定律问世以来，CPU芯片性能提升最快的时期” [9]。
CPU 技术发展要比软件技术发展更快 ，软件对多核心CPU的支持相对滞后。如果没有操作系统的支持，多核心CPU的性能提升优势不能发挥出来。同样运行Win7的情况下，4核心CPU和8核心CPU所带来的差异化体验并不明显，导致这种情况的原因是Win7根本没有对8核心CPU进行相应的优化。而在Win10出来后，8核心CPU所带来的体验速度就明显要比4核心处理器快很多，这源于微软在Win10上对多核心CPU的支持做了优化。而且微软还将在Win10上针对多核心CPU做进一步适配优化。
目前 核心最多的服务器CPU 有Intel至强铂金9282，56核心112线程，引线焊球多达5903个，估计售价约4万美元；AMD霄龙 7H12，64核心128线程，散热设计功耗280W。这两款CPU都需要采用液冷散热。 核心最多的台式机CPU 有Intel酷睿i97980XE至尊版，18核心36线程，散热设计功耗165W，售价1999美元；AMD的Ryzen9 5950X，16核心32线程，散热设计功耗105W，售价6049元。 核心最多的手机SoC 有Apple M1、麒麟9000、高通骁龙 888等。多核心CPU或者多核心SoC似乎成为一种潮流，但是不是核心越多CPU就越好呢？在不考虑其它因素影响，单从技术和集成度考虑的话，有人甚至预测到2050年，人们可能会用上1024个核心的CPU芯片。
我们先从任务处理的角度来看这个问题。如果把CPU处理的事情叫做任务的话，以前的CPU只有一个核心，CPU只会“一心一用”地处理一个任务，干完一件事再接着干下一件事。专业上称之为 串行单任务处理 。这在DOS操作系统的时代是合适的，这个时期对CPU的追求只有一条，那就是处理速度要尽可能地快。在Windows操作系统出现后，出现了多任务的处理需求，要求CPU可以“一心多用”，同时干多件事情。专业上称之为 分时多任务处理 。这个时期对CPU的追求 一是 处理速度要尽可能地快， 二是 同时可处理的任务尽可能地多。其实这种“一心多用”的处理方法是把时间分配给了多个任务，从宏观上看CPU处理的任务多了，但从某项任务来看CPU对该项任务的处理速度变慢了。
要实现CPU处理的任务更多、处理速度更快，人们自然想到了在芯片中集成多个CPU核心，采用“多心多用”的方式处理事务，因而就出现了多核心CPU的需求，而这种需求在服务器CPU应用方面显得尤为迫切。
我们再从提高CPU时钟频率，加快处理速度的角度来看这个问题。无论是“一心一用”、“一心多用”、还是“多心多用”，只要提高了CPU的时钟频率，CPU的处理速度都会加快。如论是单任务还是多任务，就会在更短时间完成任务。因此，CPU发展的历史就是随着芯片技术的进步，CPU的时钟频率不断提升的历史，从早期的MHz级别不断提升到目前的GHz级别，大约提升了1000倍左右。无论是单核心还是多核心，CPU时钟频率是人们选用CPU芯片的重要指标。
过去很长一段时间里，随着Intel和AMD CPU速度越来越快，x86操作系统上的软件的性能和速度自然会不断提高，系统整机厂家只要对现有软件作轻微设置就能坐享电脑系统整体性能提升的好处。
但是随着芯片工艺沿着摩尔定律发展，CPU集成度提高、晶体管密度加大，时钟频率提升，直接导致CPU芯片的功率不断增大，散热问题成为一个无法逾越的障碍。据测算，CPU主频每增加1GHz，功耗将上升25瓦，而在芯片功耗超过150瓦后，现有的风冷散热将无法满足要求。2003年前后Intel推出的主频为34GHz的Pentium4至尊版CPU芯片，最高功耗已达135瓦，有人给它送了一个“电炉”的绰号，更有好事者用它来玩煎蛋的游戏。现在的服务器CPU芯片Xeon W-3175标称功耗为255W，默认频率实测能达到380W，超频的话甚至会突破500W，必须采用高端水冷系统来降温。
所以，功耗极限制约着CPU频率的提升。下图是CPU功率密度随时间的变化趋势图，IntelPentium之后的CPU芯片，由于晶体管密度和时钟频率提升，CPU芯片的功率密度陡然上升，CPU产生的热量将会超过太阳表面。
综上所述，追求多任务处理功能，追求处理速度提升是CPU芯片设计的两大目标。以提升CPU时钟频率而加快处理速度又受到CPU功耗极限的制约，多核心CPU芯片成为解决上述矛盾的必由之路。目前，多核心CPU和SoC已成为处理器芯片发展的主流。
与单核心CPU相比，多核心CPU在体系结构、软件、功耗和安全性设计等方面面临着巨大的挑战，但也蕴含着巨大的潜能。本文参考了后附的参考资料1,对多核心CPU用到的技术作如下简单介绍。
1 超线程技术
一个传统CPU核心只有一个运算处理单元(Processing Unit，简称PU)和一个架构状态单元(Architectual State，简称AS)，在同一时间只能处理一个软件线程（Thread）。采用了 超线程 （Hyper-Threading，简称 HT ）技术的CPU核心中包含一个PU和两个AS，两个AS共用这个PU。软件在CPU核心上运行时，AS与软件线程对接，并把线程的任务分配到PU中的相关单元中。所以，两个AS就可以处理两个软件线程。
用生产车间打个比方，PU是生产部门，有几台机床用于生产；AS是跟单员，他同时只能跟一个任务订单；软件线程好比是任务订单。如果生产车间只有一个AS时，这个车间同时只能处理一个任务订单，PU的有些机床有事干，有些机床可能无事干而闲置。如果有两个AS时，就能处理两个任务订单，并把任务分配到不同的机床上去完成。
所以，具有超线程的CPU核心的集成度增加量不大，但有两个AS后使它看起来像两个逻辑的CPU核心，就可以同时处理两个软件线程，大约可以提高40%的处理能力。所以，我们经常可以看到CPU芯片广告，说某多核心CPU芯片是N个核心，2×N个线程，就是采用了超线程带来的好处。否则，如果没有采用超线程技术的话，多核心CPU芯片参数就只能写成N个核心，N个线程。下图给出了2核心CPU无超线程和有超线程的示意图。
2 核心结构研究
多核心CPU的结构分成 同构 （homogeneous）多核和 异构 （heterogeneous）多核两类，同构多核是指芯片内多个CPU核心的结构是相同的，而异构多核是指芯片内多个CPU核心的结构各不相同。面对不同的应用场景，研究核心结构的实现方式对CPU整体性能至关重要。核心本身的结构，关系到整个芯片的面积、功耗和性能。怎样继承和发展传统CPU的成果，也直接影响多核的性能和实现周期。同时，核心所用的指令系统对系统的实现也是很重要的，多核心采用相同的指令系统还是不同的指令系统，能否运行操作系统等，也是设计者要研究的重要问题。
3Cache 设计技术
CPU和主存储器之间的速度差距对多核心CPU来说是个突出的矛盾，因此必须使用多级Cache来缓解。可分为共享一级Cache、共享二级Cache和共享主存三种方式。多核心CPU一般采用共享二级Cache的结构，即每个CPU核心拥有私有的一级Cache，并且所有CPU核心共享二级Cache。
Cache本身的体系结构设计直接关系到系统整体性能。但是在多核心CPU中，共享Cache或独有Cache孰优孰劣、是否在片上建立多级Cache、以及建立几级Cache等，对整个芯片尺寸、功耗、布局、性能以及运行效率等都有很大的影响，需要认真研究和慎重对待。同时还要考虑多级Cache引发的一致性问题。
4 核心间通信技术
多核心CPU的各核心同时执行程序，有时需要在核心之间进行数据共享与同步，因此硬件结构必须支持CPU核心间的通信。高效通信机制是多核心CPU高性能的重要保障，比较主流的片上高效通信机制有两种， 一种 是基于总线共享的Cache结构，另 一种 是基于片上的互连结构。
总线共享Cache结构 是指每个CPU核心拥有共享的二级或三级Cache，用于保存比较常用的数据，并通过核心间的连接总线进行通信。它的优点是结构简单，通信速度高，缺点是基于总线的结构可扩展性较差。
片上互连的结构 是指每个CPU核心具有独立的处理单元和Cache，各个CPU核心通过交叉开关电路或片上网络等方式连接在一起。各个CPU核心间通过消息进行通信。这种结构的优点是可扩展性好，数据带宽有保证，缺点是硬件结构复杂，且软件改动较大。
5 总线设计技术
传统CPU中，Cache不命中或访问存储器事件都会对CPU的执行效率产生负面影响，而总线接口单元（BIU）的工作效率会决定此影响的程度。在多核心CPU中，当多个CPU核心同时要求访问内存，或多个CPU核心内私有Cache同时出现Cache不命中事件时，BIU对这些访问请求的仲裁机制效率，以及对外存储访问的转换机制的效率决定了多核心CPU系统的整体性能。
6 针对多核心的操作系统
对于多核心CPU，优化操作系统的 任务调度 是提升执行效率的关键。任务调度算法有 全局 队列调度和 局部 队列调度之分。前者是指操作系统维护一个全局的任务等待队列，当系统中有一个CPU核心空闲时，操作系统就从全局任务等待队列中选取就绪任务开始在此核心上执行。其优点是CPU核心利用率较高。后者是指操作系统为每个CPU核心维持一个局部的任务等待队列，当系统中有一个CPU核心空闲时，便从该核心的任务等待队列中选取就绪任务来执行。其优点是有利于提高CPU核心局部Cache命中率。大多数的多核心CPU操作系统采用的是基于全局队列的任务调度算法。
多核心CPU的中断处理和单核CPU有很大不同。CPU核心之间需要通过中断方式进行通信和协调，所以，CPU核心的本地中断控制器和仲裁各CPU核心之间中断的全局中断控制器需要封装在芯片内部。
另外,多核心CPU操作系统是一个多任务系统。由于不同任务会竞争共享资源，因此需要系统提供同步与互斥机制。而传统的用于单核心CPU的解决机制并不能满足多核心的情况，需要利用硬件提供的“读－修改－写”的原始操作或其他同步互斥机制来进行保证。
7 低功耗设计技术
每两三年CPU晶体管密度和功耗密度都会翻倍。低功耗和热优化设计已经成为多核心CPU设计的重点。需要同时在操作系统级、算法级、结构级、电路级等多个层次上考虑。每个层次上实现的效果不同，抽象层次越高，功耗和温度降低的效果越明显。
8 可靠性及安全性设计技术
在今天的信息社会，CPU的应用无处不在，对CPU的可靠性和安全性提出了更高要求。一方面多核心CPU复杂性提高，低电压、高主频、高温度对维持芯片安全运行带来挑战。另一方面，来自外界恶意攻击越来越多，手段越来越先进，高可靠、安全性设计技术越来越受到重视。
要弄明白多核心CPU是如何工作，要从应用程序、操作系统和CPU核心一起来分析。Windows操作系统作为任务调度者，按照 进程 (Process)和 线程 (Thread)为应用程序(Program)分配程序执行的硬件资源——CPU核心。一个进程对应一个应用程序,但是一个应用程序可以同时对应多个进程,通过多个进程来完成这个程序的执行。
应用程序未执行的时候是“静态”的，程序一旦被用户启动执行，就被操作系统接管变成“动态”的了。操作系统按照一个一个的 进程 管理着一批被用户启动了的程序。所以一个 进程 可以看作是一个“执行中的程序”，进程中包括了由操作系统分配给这个程序的基本资源。
一个进程又被细分为多个 线程 ，只有 线程 才能通过操作系统获得CPU核心的使用权限来让自己运行。只包含一个线程的进程可以叫做 单线程 程序，如果包含多个线程的进程，就可以叫做 多线程 程序了。
程序的线程要想获得CPU时间，必须进入操作系统的线程队列排队，经过操作系统调度之后，获得某个CPU核心的执行时间。操作系统对CPU核心的分派是非常复杂的过程，谁也无法用简短的文字说清楚具体详细的过程。以下按单核心CPU和4核心CPU两种情况来示意说明，程序进程的一个个线程，是如何分派到CPU核心上进行执行的[7]。
如果CPU是单核心的话，而且没有采取超线程技术，线程队列就只有1个，线程的选择也只有1个。如果采取了超线程技术，单核心就扩展成2个逻辑核心，线程队列就有2个，线程的选择就有2个。
如果站在多核心CPU角度看，每个CPU核心不断从操作系统收到要执行的软件线程，按照程序指令去完成规定任务，它可能要使用存储器、运算器、输入输出等部件，还要与其它CPU核心进行通信和传递数据，完成任务后还要报告。这些过程可看成一个一个的事件，都要通过事件中断处理部件来协调。多核心CPU的硬件调度处理模式大致有三种[8][18]。
1 对称多处理 (Symmetric Multi-Processing，简称 SMP )是目前使用最多的模式。在SMP模式下，一个操作系统同等地管理着各个CPU核心，并为各个核心分配工作负载。目前，大多数的操作系统都支持SMP模式，例如Linux，Windows，Vxworks等。另外，这种模式通常用在同构多核CPU上，因为异构多核CPU的结构不同，实现SMP比较复杂。
2 非对称多处理 (Asymmetric Multi-Processing，简称 AMP )是指多个核心相对独立地运行着不同的任务，每个核心可能运行不同的操作系统或裸机程序，或者不同版本的操作系统，但是有一个 主导 的CPU核心，用来控制其它 从属 的CPU核心以及整个系统。这种模式大多情况是异构多核心CPU。例如MCU + DSP，MCU +FPGA等。当然，同构多核心CPU也可以用。
3 边界多处理 (Bound Multi-processing，简称 BMP )与SMP基本相同，唯一区别是开发者可以定义某个任务仅在某个CPU核心上执行。
以上只是原理性的简单介绍，如果要了解多核心CPU的硬件调度原理和实现细节，恐怕只能打进Intel或AMD公司内部，才能了解更多技术详情。
多核心CPU中的核心是否越多越好,多CPU系统中的CPU芯片是否也越多越好？同样条件下是否具有超线程就比不具有超线程的好？回答是仁者见仁，智者见智。主要是要分清用在哪些场合，不能一概而论。
首先，多核心CPU或者多CPU之间需要同步和调度，这是以时间开销和算力损耗为代价的。如果CPU核心数或者CPU芯片数增加对系统处理能力提升是加分项的话，同步和调度带来的时间开销和算力损耗就是减分项。如果加分大于减分，而且成本增加可接受的话，则方案是可行的，否则就是不值当的方案。系统方案的评判除了要考虑CPU核心数量以外，还要考虑操作系统的差异、调度算法的不同，应用和驱动程序特点等因素，它们共同影响着系统的处理速度。以下是一些文章的讨论观点。
1 CPU核心越多，执行速度不一定越快。这里说的是“不一定”，因为一个线程可能要等待其它线程或进程完成后，才能轮到它继续执行。在它等待别的线程或进程的时候，即便排队队列轮到了它，它也只能放弃运行权利而继续等待，让队列后续线程超过它在CPU上执行。对它这个线程的程序来说是变慢了，但对系统来说，它起码它让开了位置让其它线程继续运行。多核心CPU肯定可以加速批量进程的执行，但对某个进程或者某类型的程序来说，未必是最快的。
2 智能手机要向用户提供优秀的使用体验，不仅仅是靠CPU性能一个方面。除了CPU核心数这个因素以外，还应包括决定通信质量的基带芯片的性能，再加上GPU的性能、游戏和VR应用性能等。系统综合性能好才是真的好。
3 联发科2015年推出10核心、3重架构等手机SoC芯片技术，后来又开发了10核心、4重架构helio X30，通过多重架构的方式来降低功耗。虽然联发科在多核心SoC方面的技术优势是毋庸置疑，但是高通在2015年底推出了仅有四个核心的骁龙820芯片，苹果手机较早使用的SoC芯片也不过是双核心而已。这些都表明，对于智能手机而言，多核心CPU或SoC的意义到底大不大，不可绝对断言，需要从系统角度分析才能得出正确结论。
结语 ：多核心CPU和SoC是为了满足整机系统对处理能力和处理速度不断提升的需求，在单核心CPU沿着摩尔定律向前发展，受到了芯片功率极限阻碍时，人们不得不选择的一种突破路线。多核心CPU推动着操作系统的更新和升级，操作系统又决定了多核心CPU效能的发挥。多核心CPU技术的难点是多核心之间的信息传递、数据同步和任务调度等。系统性能优劣不能只考虑CPU核心数量，还要考虑操作系统、调度算法、应用和驱动程序等。多核心CPU技术和FinFET等3D芯片技术可以看作是延续摩尔定律生命的两大关键技术。
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描述
如今的集成电路（Integrated Circuit，IC）设计往往要求芯片包含多个工作模式，并且在不同工艺角（corner）下能正常工作。工艺角和工作模式的增加，无疑使时序收敛面临极大挑战。本文介绍了一种在多工艺角多工作模式下快速实现时序收敛的技术---MCMM（Multicorner-Multimode）技术，该技术将工艺角和模式进行组合，对时序同时进行分析和优化，到达快速实现时序收敛的目的。该技术应用于一个80万门基于TSMC 0152μm logic 工艺的电力网载波通信（PLC）芯片设计，设计实例表明，利用MCMM 技术不但可以解决时序难以收敛的问题，而且大大降低了芯片设计周期。
1 引言
随着集成电路工艺的不断发展，芯片受工艺、电压、温度（Process、Voltage、Temperature，PVT）的影响越来越严重，需要使用更多的工艺角来保证芯片在不同条件下能稳定工作；与此同时，随着芯片测试需求的增加和功能的增强，芯片的工作模式也在不断增加，这给芯片版图设计者带来了一系列的困难，其中最困难的当然是如何快速实现时序收敛，缩短设计周期。设计者必须保证芯片在相同工作模式不同工艺角下的时序收敛，当工艺角和工作模式数量多的时候，使用传统的方法来实现时序收敛绝非一件易事，需要大量的人工工作进行大量反复迭代，分析并消除模式之间的影响，有时甚至会出现时序难以收敛的情况。我们实验室设计的PLC 芯片，正是采用了Synopsis 公司IC Compiler 软件的MCMM 设计技术，完全放弃了传统的时序收敛方法，有效加速了实现时序收敛，缩短了设计周期。
2 传统的时序收敛实现方法
在传统的时序收敛和分析方法下，版图设计工程师需要在不同的工作模式之间来回切换设计约束进行分析优化，以满足同一时序路径在不同模式下的时序要求，如图1所示。
从图1中可以看出，这种方法的缺点是版图工具无法同时覆盖到所有模式下的时序，必须以串行的方法来修复各个模式的时序，还必须保证修复过程中模式之间没有影响，这无疑增加了各个模式之间的切换迭代次数和人工手动ECO 的时间。如果芯片的工艺角和模式越多，切换迭代次数就越多，工作量会大到让设计者难以接受的地步。
3 基于MCMM 技术
快速时序收敛实现方法MCMM 技术实现时序收敛的基本思想是，工艺角和模式组成场景（scenario），版图设计软件IC Compiler"吃进"所有scenario 的时序约束，激活关键的scenario，让软件自行评估和优化。同一条违例时序路径可能出现在不同的scenario中，评估这条违例路径在不同scenario中的时序裕量大小，例如一条路径在scenario1 中的裕量为-1，在scenario2中的裕量为-02，则认为其在scenario1中的权重更高，在权重最高的scenario1 中进行修复。具体流程如图2所示。
很明显，与传统方法相比，MCMM 技术将时序收敛的处理变以往的"串行"为"并行"，并且模式之间的影响完全交给版图软件来分析，省去了人工手动ECO的工作，从而大大减少了时序收敛的迭代次数和设计时间。
4 应用举例
以实验室一款PLC芯片为例，具体介绍如何使用MCMM技术来加速时序收敛。
41 scenario 的定义
该芯片有2 种正常工作模式，时钟频率分别是90Mhz和60Mhz，3种DFT 测试模式，分别是shift模式，capture 模式和mbist 模式，需要工作在两个工艺角下，WCCOM 和BCCOM，也就是5种模式2个工艺角组成了10 个scenario，每个scenario 指定对应的寄生模型（TLU+ 文件），worst 和best，如表1所示。在WCCOM工艺角下检查建立时间（setup time），在BCCOM 工艺角下检查保持时间（hold time）。
42 基于MCMM 的时序收敛实现
在同时激活10 个scenario 的情况下，会出现服务器内存溢出，死机等状况，导致设计无法顺利进行。我们对这10 个scenario 进行了分析，其中MBIST_MAX,SHIFT_MAX,CAPTURE_MAX,MISSION 60_MAX 这4 个scenario 中，时钟频率最大的是MISSION60_MAX 中的60MHz，其余三个scenario 时钟频率只有10MHz，建立时间裕量都在99ns 以上，即使在修复过程中不激活，修复其它scenario 时带来的影响在承受范围之内，也不会对后续的绕线产生影响；在MISSION90_MAX 这个scenario中，时钟频率是90MHz，建立时间虽然没有违例，但是留下的裕量只有084ns，不足以抵挡修复其它scenario时带来的影响；剩下的5 个scenario 中，都有保持时间违例，必须进行修复。基于以上分析，我们选择同时激活MISSION90_MAX, MISSION_MIN, MISSION 60_MIN, MBIST_MIN, SHIFT_MIN, CAPTURE_MIN这6个关键scenario 进行时序收敛，具体脚本如下：
set_active_scenarios {MISSION90_MAX MISSION90_MIN MISSION60_MIN MBIST_MIN SHIFT_MIN CAPTURE_MIN}（激活关键scenario）foreach scenario [all_active_scenarios] {current_scenario scenario set_clock_uncertainty -hold 02 [all_clocks]set_clock_uncertainty -setup 06 [all_clocks] set_prefer -min{tcb0152gbwp7twc/DEL015BWP7Ttcb0152gbwp7twc/DEL02BWP7T}set_fix_hold_options -preferred_buffer set_fix_hold [all_clocks]}（设定每个关键scenario 的时序裕量，用指定的std cell 来修复hold timing）update_clock_latency（更新clock 延迟）psynopt（进行时序修复）
43 结果分析
经以上操作，6个scenario 的时序路径同时经过优化之后，结果如表2 所示。
表2中结果表明，几乎所有模式都已经满足了时序要求， 只有MISSION90_MAX 的scenario有setup 时序的违例，为了修复该违例，只需激活该scenario，重新一次“psynopt”就可以到达时序要求。
我们也尝试用传统方法来修复该芯片的时序，由于模式数量多，导致模式间来回切换次数多于20次，加上模式之间时序干扰严重，人工参与分析工作量很大，时序收敛所需要的时间远远多于用MCMM技术所花的时间，MCMM 技术优势非常明显，具体结果如表3所示。
5 结语和展望
本文介绍了IC Compiler 的MCMM 同步优化技术，用一个设计实例阐述该技术的具体实现过程，结果显示大大节省了设计时间，也为版图设计工程师解决了人工分析干预的难题，具有一定的实际应用价值。在设计过程中我们从CTS 阶段后才开始采用MCMM 技术来达到芯片时序收敛的目的，在今后更复杂，要求更高的设计中，把MCMM 技术应用到一些关键步骤中，比如逻辑综合和place 等，并且综合考虑芯片功耗问题。
定义scenario 的具体脚本如下：
create_scenario MISSION90_MAX （建立一个名叫MISSION90_MAXX 的scenario）set_operating_conditions \
-analysis_typeon_chip_variation \-max_library tcb0152gbwp7twc \-max WCCOM（指定时序分析类型和对应corner下的lib 库）set_tlu_plus_files \-max_tluplus /test/cl0152g_lp6m_worsttlup \-tech2itf_map /techfiles/tluplus/starmap_6M（设定相应corner 的RC 寄生模型）source /netlist /KOALA_ASIC_TOP_compiled_pass3_mission_90_mode_postsdc（读入该模式的时序约束文件）。
原文链接：http://qikancqvipcom/Qikan/Article/Detailid=49362964
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