HP Proliant 服务器G5，G6，G7服务器有什么具体区别

无论是G4到G5还是G5到G6甚至G6到G7，每次的变化都是本质上的飞跃，也许在G6时代以前，HP和其他竞争对手的差异不是很大，尽管是领先于友商，但似乎每次更新，各厂商推出的先后时间差不是很大，也许HP自信的认为G6的技术已经将对手甩在后边，但这根本不排除如今的PC服务器市场竞争更是厉害，也许以前是HP和IBM的天下，如今似乎有更多的后起之秀也在压迫HP和IBM的市场，只有将对手扼杀在摇篮之中才能保持HP的在服务器市场的占有率领先的位置，似乎HP如今更加重视自己每一次技术上的领先，因此G6的出现，G7的再一次的领先，HP是需要强化自己的战略上的领先地位。

总体而言G6和G5相比最显著的特点如下，

1、G6开始，HP改变了G5以前部分非标准化服务器模块，G5的服务器的电源不是通用的，各型号的服务器电源是各自为阵的，而且除此模块化通用标准电源的一大进步，使的G6服务器领先竞争对手，在对手还需要制作更多的磨具或者让用户配置更多冗余电源的同时，HP利用G6推出了第一个电源通用的杀手锏。

2、G6在原来G5基础之上，处理器的更新，这一点和其他服务器厂商保持一致（受限于Intel）；

3、G6在G5基础上第一次推出海洋传感技术，也就是说在其服务器内部部署了大约有32个服务器内部散热状况的监测点，HP称之为海洋传感技术，其功能在于随时监测内部散热，如果某个局部温度过高，其处理相对应位置的散热风扇将被启动，这样做的第一个好处是节省电源的功耗和降低相对应的噪音污染。

4、动态功率封顶技术，是G6服务器不同于G5类传统服务器，也许是受绿色、环保、低耗、节能大势所要求，而推出的动态功率封顶技术，所谓动态功率封顶技术简单通俗的说，就是以前传统服务器只能知道服务器大概的功耗，不能准确的确定其工作峰值，那样的结果会导致更多的散热，更多的功耗，更多的噪音，而采用动态功率封顶技术则可以准确的预测其最大的功耗的峰值，假如全世界所有的服务器散热减少30%，噪音减少20%，功耗减少50%，其意义之大，可想而知。或许科技的发展，人们如今才开始注意环保，注意节能了。

5，性能的提升，惠普官方网站声称，G6服务器可以比G5服务器提高100%的性能，也就是说一台同档次的G6服务器相当于两台同档次的G5服务器。

而G7和G6相比的特点：

1-处理器的提升，这点是随INTEL处理器的技术更新，45纳米和32纳米的区别，更多的高速缓存。原先的有6MB，现在可能有12MB，原先是4核现在也许升级到6核。其实这一点没什么大惊小怪的。

2-内存最大容量的提升，原先同类的服务器最大也许是144GB，而升级到G7，则支持到192GB（限于同一款服务器如DL380G6和DL380G7）

3-FBWC技术出现在G7服务器上，以前G6服务器的磁盘阵列控制器上所用的内存需要单独的电池供给系统，如今G7的高速缓存则采用类似于闪存技术，不需要单独的供电，因此将不会存在阵列卡上的电池失效而导致阵列配置信息的丢失情况发生。这一点也许是G7在保留更多G6技术基础之上最大亮点之一。

4-固态硬盘的支持，G6不支持固态硬盘

何谓固态硬盘？

固态硬盘（Solid State Disk或Solid State Drive），也称作电子硬盘或者固态电子盘，是由控制单元和固态存储单元（DRAM或FLASH芯片）组成的硬盘。由于固态硬盘没有普通硬盘的旋转介质，因而抗震性极佳。

以上是G5、G6、G7服务器最大的区别；尤其需要特别说明的是，HP服务器的更新换代，在同档次的型号服务器上，配置和性能的提升，而价格上则没有更高的提价，甚至比以前更低廉。这也许是目前HP服务器市场占有率逐年提高的根本原因之一！

三星内存哪个好。三星的内存是上品，质量非常好，兼容性的话，不怎么好，不过如果几个一起用，肯定得用一个牌子，这样出问题的可能比较小。

看价格也知道，虽然同一牌子的内存有贵有贱，同一个档次的三星的一般比较贵，这是因为它的性能和质量更好。

注意事项：

三星内存颗粒，目前使用三星的内存颗粒来生产内存条的厂家非常多，在市场上有很高的占有率。由于其产品线庞大，所以三星内存颗粒的命名规则非常复杂。三星内存颗粒的型号采用一个16位数字编码命名的。

这其中用户更关心的是内存容量和工作速率的识别，所以重点介绍这两部分的含义。编码规则：K4XXXXXXXX、XXXXX主要含义：第1位芯片功能K，代表是内存芯片。第2位芯片类型4，代表DRAM。第3位芯片的更进一步的类型说明，S代表SDRAM、H代表DDR、G代表SGRAM。

如果说英伟达的Grace CPU超级芯片的架构是CPU+GPU是巧合，那么英特尔和AMD推出的Falcon Shores XPU芯片、Instinct MI300芯片同样是CPU+GPU结构时，CPU+GPU一体的架构就很难称之为巧合了。

更为“碰巧”的是，以上三种芯片其都是用于数据中心的场景，这就意味着在未来两年内，AMD、英伟达和英特尔都将拥有混合CPU+GPU芯片进入数据中心市场。

可以说CPU+GPU的形式已经成为未来芯片设计的趋势。

英特尔推出XPU

英特尔宣布了一款特殊的融合型处理器“Falcon Shores”，官方称之为XPU。其核心是一个新的处理器架构，将英特尔的x86 CPU和Xe GPU硬件置入同一颗Xeon芯片中。

Falcon Shores芯片基于区块(Tile)设计，具备非常高的伸缩性、灵活性，可以更好地满足HPC、AI应用需求。

按照英特尔给出的数字，对比当今水平，Falcon Shores的能耗比提升超过5倍，x86计算密度提升超过5倍，内存容量与密度提升超过5倍。

Falcon Shores芯片将在2024年推出。

AMD推出APU

在数据中心领域，AMD同样展示其野心。

APU是AMD传统上用于集成显卡的客户端CPU的“加速处理单元”命名法。自2006年Opteron CPU的鼎盛时期以来，AMD一直梦想着使用APU，并于2010年开始推出第一款用于PC的APU。随后在索尼Play Station4和5以及微软Xbox XS中推出了定制APU系列 游戏 机，也推出了一些Opteron APU——2013年的X2100和2017年的X3000。

最近，AMD公布的路线图中显示，其将在2023年推出Instinct MI300芯片，这是AMD推出的第一款百亿亿次APU，AMD将其称为“世界上第一个数据中心APU”。

而这个APU是一种将CPU和GPU内核组合到一个封装中的芯片，仔细来说是将基于Zen4的Epyc CPU与使用其全新CDNA3架构的GPU相结合。

AMD表示Instinct MI300预计将比其Instinct MI250X提供超过8倍的AI训练性能提升，与支持Instinct MI200系列的CDNA2 GPU架构相比，用于Instinct MI300的CDNA3架构将为AI工作负载提供超过5倍的性能功耗比提升。

Instinct MI300将于2023年问世。

英伟达Grace超级芯片

一直专注于GPU设计的英伟达，在去年宣布进军基于Arm架构的CPU时引发了一阵轰动。在今年3月，英伟达推出解决HPC和大规模人工智能应用程序的Grace Hopper超级芯片。这款芯片将NVIDIA Hopper GPU与Grace CPU通过NVLink-C2C结合在一个集成模块中。

CPU+GPU的Grace Hopper核心数减半，LPDDR5X内存也只有512GB，但多了显卡的80GBHBM3内存，总带宽可达35TB/s，代价是功耗1000W，每个机架容纳42个节点。

英伟达同样承诺在2023年上半年推出其超级芯片。

从推出的时间节点来看，英特尔Falcon Shores芯片、AMD Instinct MI300、英伟达Grace Hopper超级芯片分别在2024年、2023年、2023年上半年推出。

CPU+GPU的形式，为什么引起了三大巨头的兴趣，纷纷将其布局于数据中心？

首先，在数字经济时代，算力正在成为一种新的生产力，广泛融合到 社会 生产生活的各个方面。数据中心是算力的物理承载，是数字化发展的关键基础设施。全球数据中心新增稳定，2021年全球数据中戏市场规模超过679亿美元，较2020年增长98%。因此，具有巨大市场的数据中心早已被 科技 巨头紧盯。

其次，数据中心会收集大量的数据，因此需要搭建于数据中心的芯片具有极大算力，将CPU与GPU组合可以提高算力。英特尔高级副总裁兼加速计算系统和图形（AXG）集团总经理Raja Koduri的演讲中提及，如果想要成功获得HPC市场，就需要芯片能够处理海量的数据集。尽管，GPU具有强大的计算能力，能够同时并行工作数百个的内核，但如今独立的GPU仍然有一大缺陷，就是大的数据集无法轻松放入独立GPU内存里，需要耗费时间等待显存数据缓慢刷新。

特别是内存问题，将CPU与GPU放入同一架构，能够消除冗余内存副本来改善问题，处理器不再需要将数据复制到自己的专用内存池来访问/更改该数据。统一内存池还意味着不需要第二个内存芯片池，即连接到CPU的DRAM。例如，Instinct MI300将把CDNA3 GPU小芯片和Zen4 CPU小芯片组合到一个处理器封装中，这两个处理器池将共享封装HBM内存。

英伟达官方表示，使用NVLink-C2C互连，Grace CPU将数据传输到Hopper GPU的速度比传统CPU快15倍；但对于数据集规模超大的场景来说，即使有像NVLink和AMD的Infinity Fabric这样的高速接口，由于HPC级处理器操作数据的速度非常快，在CPU和GPU之间交换数据的延迟和带宽代价仍然相当高昂。因此如果能尽可能缩短这一链路的物理距离，就可以节约很多能源并提升性能。

AMD表示，与使用分立CPU和GPU的实现相比，该架构的设计将允许APU使用更低的功耗；英特尔同样表示，其Falcon Shores芯片将显着提高带宽、每瓦性能、计算密度和内存容量。

整合多个独立组件往往会带来很多长期收益，但并不只是将CPU与GPU简单整合到一颗芯片中。英特尔、英伟达及AMD的GPU+CPU均是选择了Chiplet方式。

传统上，为了开发复杂的 IC 产品，供应商设计了一种将所有功能集成在同一芯片上的芯片。在随后的每一代中，每个芯片的功能数量都急剧增加。在最新的 7nm 和 5nm 节点上，成本和复杂性飙升。

而使用Chiplet设计，将具有不同功能和工艺节点的模块化芯片或小芯片封装在同一芯片，芯片客户可以选择这些小芯片中的任何一个，并将它们组装在一个先进的封装中，从而产生一种新的、复杂的芯片设计，作为片上系统 (SoC) 的替代品。

正是由于小芯片的特性，三家巨头在自己发展多芯片互连的同时，还展开了定制服务。

英特尔在发布Falcon Shores时介绍，其架构将使用Chiplet方法，采用不同制造工艺制造的多个芯片和不同的处理器模块可以紧密地塞在一个芯片封装中。这使得英特尔可以在其可以放入其芯片的CPU、GPU、I/O、内存类型、电源管理和其他电路类型上进行更高级别的定制。

最特别的是，Falcon Shores可以按需配置不同区块模块，尤其是x86CPU核心、XeGPU核心，数量和比例都非常灵活，就看做什么用了。

目前，英特尔已开放其 x86 架构进行许可，并制定了Chiplet策略，允许客户将 Arm 和 RISC-V 内核放在一个封装中。

最近，AMD同样打开了定制的大门。AMD首席技术官Mark Papermaster在分析师日会议上表示：“我们专注于让芯片更容易且更灵活实现。”

AMD允许客户在紧凑的芯片封装中实现多个芯粒（也称为chiplet或compute tiles ）。AMD已经在使用tiles，但现在AMD允许第三方制造加速器或其他芯片，以将其与x86 CPU和GPU一起包含在其2D或3D封装中。

AMD的定制芯片战略将围绕新的Infinity Architecture 40展开，它是芯片封装中芯粒的互连。专有的Infinity结构将与CXL 20互连兼容。

Infinity互连还将支持UCIe（Universal Chiplet Interconnect Express）以连接封装中的chiplet。UCIe已经得到英特尔、AMD、Arm、谷歌、Meta等公司的支持。

总体而言，AMD的服务器GPU轨迹与英特尔、英伟达非常相似。这三家公司都在向CPU+GPU组合产品方向发展，英伟达的GraceHopper(Grace+H100)、英特尔的Falcon Shores XPU（混合和匹配CPU+GPU），现在MI300在单个封装上同时使用CPU和GPU小芯片。在所有这三种情况下，这些技术旨在将最好的CPU和最好的GPU结合起来，用于不完全受两者约束的工作负载。

市场研究公司Counterpoint Research的研究分析师Akshara Bassi表示：“随着芯片面积变得越来越大以及晶圆成品率问题越来越重要，多芯片模块封装设计能够实现比单芯片设计更佳的功耗和性能表现。”

Chiplet将继续存在，但就目前而言，该领域是一个孤岛。AMD、苹果、英特尔和英伟达正在将自研的互连设计方案应用于特定的封装技术中。

2018 年，英特尔将 EMIB（嵌入式多硅片）技术升级为逻辑晶圆 3D 堆叠技术。2019 年，英特尔推出 Co-EMIB 技术，能够将两个或多个 Foveros 芯片互连。

AMD率先提出Chiplet模式，在2019年全面采用小芯片技术获得了技术优势。Lisa Su 在演讲时表达了未来的规划，“我们与台积电就他们的 3D 结构密切合作，将小芯片封装与芯片堆叠相结合，为未来的高性能计算产品创建 3D 小芯片架构。”

今年 3 月 2 日，英特尔、AMD、Arm、高通、台积电、三星、日月光、谷歌云、Meta、微软等十大巨头宣布成立 Chiplet 标准联盟，推出了通用小芯片互连标准 （UCIe），希望将行业聚合起来。

迄今为止，只有少数芯片巨头开发和制造了基于Chiplet的设计。由于先进节点开发芯片的成本不断上升，业界比以往任何时候都更需要Chiplet。在多芯片潮流下，下一代顶级芯片必然也将是多芯片设计。

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　　IBM服务器怎么样？国际商业机器股份有限公司（英语：International Business Machines Corporation，首字母缩略字：IBM，曾译万国商用机器公司）是美国一家跨国科技公司及谘询公司，总部位于纽约州阿蒙克市。IBM生产并销售计算机硬件及软件，并且为系统架构和网络托管提供咨询服务。截止2013年，IBM已在全球拥有12个研究实验室和大量的软件开发基地。IBM在材料、化学、物理等科学领域有很高的成就，发明很多产品。比较有名的IBM发明的产品包括硬盘、自动柜员机、通用产品代码、SQL、关系数据库管理系统、DRAM及沃森。

IBM Power System S812LC

　　IBM Power System S812LC 旨在为大数据、分析和高价值的 Linux 工作负载实现卓越的性能和吞吐量。它提供了 x86 刀片服务器的低成本替代品，具有 POWER8 的性能和 14个集成 LFF 驱动器。Power S812LC 为客户提供在专为数据和 Linux 而设计并优化的平台上运行其 Hadoop、Java、开放式源代码和行业应用的优势。通过其 1S2U 设计，Power S812LC 实现了专为集群而优化，并且可从单机架扩展至数百个机架。

IBM Power System S814

　　IBM Power System S814 专为中小企业解决方案设计，能够提供比上一代系统更好的性能，并且可以为集成的 Linux 应用实现无可匹敌的性价比。同时能够实现出色的性能和 ROI，适用于计算密集型和数据密集型应用。基于 1个和 2个 CPU 插座的 IBM Power Systems 服务器，能够为私有云基础架构和公共云基础架构提供理想平台。对于部署高级分析功能的客户，IBM Power 现在能够实现出众的响应时间，可用于对非结构化大数据集进行排序和查询，和基于 x86 的竞争解决方案相比，Power 针对典型业务分析在单位时间产生的业务报告数遥遥领先。针对 Java 工作负载，S814 可实现前所未有的性能。

IBM Elastic Storage Server (ESS)

　　IBM Elastic Storage™ Server 是软件定义存储的现代化实现，将 IBM Spectrum Scale™ 软件与基于 IBM POWER8® 处理器的服务器以及存储机柜结合在一起。IBM Spectrum Scale（以前名为 IBM General Parallel File System (GPFS™)）是处在 IBM Elastic Storage Server 核心的并行文件系统。IBM Spectrum Scale 可以通过增加新服务器来扩展系统吞吐量，同时仍然向客户提供单一名称空间。借此能够消除数据“孤岛”，简化存储管理。通过将整个组织的存储需求整合到 IBM Elastic Storage Server 上，可以减少低效成本和收购成本，同时简化管理，改善数据保护。

编后语：关于IBM服务器怎么样，以及IBM公司和其系列服务器的介绍就到这里了。

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DDR2

DDR2发明与发展：

DDR2/DDR II（Double Data Rate 2）SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。

此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。回想起DDR的发展历程，从第一代应用到个人电脑的DDR200经过DDR266、DDR333到今天的双通道DDR400技术，第一代DDR的发展也走到了技术的极限，已经很难通过常规办法提高内存的工作速度；随着Intel最新处理器技术的发展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的DDR2内存将是大势所趋。

[编辑本段]DDR2与DDR的区别：

1、延迟问题：

从上表可以看出，在同等核心频率下，DDR2的实际工作频率是DDR的两倍。这得益于DDR2内存拥有两倍于标准DDR内存的4BIT预读取能力。换句话说，虽然DDR2和DDR一样，都采用了在时钟的上升延和下降延同时进行数据传输的基本方式，但DDR2拥有两倍于DDR的预读取系统命令数据的能力。也就是说，在同样100MHz的工作频率下，DDR的实际频率为200MHz，而DDR2则可以达到400MHz。

这样也就出现了另一个问题：在同等工作频率的DDR和DDR2内存中，后者的内存延时要慢于前者。举例来说，DDR 200和DDR2-400具有相同的延迟，而后者具有高一倍的带宽。实际上，DDR2-400和DDR 400具有相同的带宽，它们都是32GB/s，但是DDR400的核心工作频率是200MHz，而DDR2-400的核心工作频率是100MHz，也就是说DDR2-400的延迟要高于DDR400。

2、封装和发热量：

DDR2内存技术最大的突破点其实不在于用户们所认为的两倍于DDR的传输能力，而是在采用更低发热量、更低功耗的情况下，DDR2可以获得更快的频率提升，突破标准DDR的400MHZ限制。

DDR内存通常采用TSOP芯片封装形式，这种封装形式可以很好的工作在200MHz上，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这会影响它的稳定性和频率提升的难度。这也就是DDR的核心频率很难突破275MHZ的原因。而DDR2内存均采用FBGA封装形式。不同于目前广泛应用的TSOP封装形式，FBGA封装提供了更好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了良好的保障。

DDR2内存采用18V电压，相对于DDR标准的25V，降低了不少，从而提供了明显的更小的功耗与更小的发热量，这一点的变化是意义重大的。

[编辑本段]DDR2采用的新技术：

除了以上所说的区别外，DDR2还引入了三项新的技术，它们是OCD、ODT和Post CAS。

OCD（Off-Chip Driver）：也就是所谓的离线驱动调整，DDR II通过OCD可以提高信号的完整性。DDR II通过调整上拉（pull-up）/下拉（pull-down）的电阻值使两者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。

ODT：ODT是内建核心的终结电阻器。我们知道使用DDR SDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电路的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组，还会在一定程度上影响信号品质。DDR2可以根据自己的特点内建合适的终结电阻，这样可以保证最佳的信号波形。使用DDR2不但可以降低主板成本，还得到了最佳的信号品质，这是DDR不能比拟的。

Post CAS：它是为了提高DDR II内存的利用效率而设定的。在Post CAS操作中，CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive Latency）后面保持有效。原来的tRCD（RAS到CAS和延迟）被AL（Additive Latency）所取代，AL可以在0，1，2，3，4中进行设置。由于CAS信号放在了RAS信号后面一个时钟周期，因此ACT和CAS信号永远也不会产生碰撞冲突。

采用双通道运行，速度是DDR的2倍。

总的来说，DDR2采用了诸多的新技术，改善了DDR的诸多不足，虽然它目前有成本高、延迟慢能诸多不足，但相信随着技术的不断提高和完善，这些问题终将得到解决。

[编辑本段]双通道内存的搭建：

需要INTEL芯片组的支持，内存的CAS延迟、容量需要相同。

不过，INTEL的弹性双通道的出现使双通道的形成条件更加宽松，不同容量的内存甚至都能组建双通道。

DDR3

概述

针对Intel新型芯片的一代内存技术（但目前主要用于显卡内存），频率在800M以上，和DDR2相比优势如下：

(1)功耗和发热量较小：吸取了DDR2的教训，在控制成本的基础上减小了能耗和发热量，使得DDR3更易于被用户和厂家接受。

(2)工作频率更高：由于能耗降低，DDR3可实现更高的工作频率，在一定程度弥补了延迟时间较长的缺点，同时还可作为显卡的卖点之一，这在搭配DDR3显存的显卡上已有所表现。

(3)降低显卡整体成本：DDR2显存颗粒规格多为16M X 32bit，搭配中高端显卡常用的128MB显存便需8颗。而DDR3显存颗粒规格多为32M X 32bit，单颗颗粒容量较大，4颗即可构成128MB显存。如此一来，显卡PCB面积可减小，成本得以有效控制，此外，颗粒数减少后，显存功耗也能进一步降低。

(4)通用性好：相对于DDR变更到DDR2，DDR3对DDR2的兼容性更好。由于针脚、封装等关键特性不变，搭配DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低成本大有好处。

目前，DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。

[编辑本段]设计

一、DDR3在DDR2基础上采用的新型设计：

DDR3

1．8bit预取设计，而DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz。

2．采用点对点的拓朴架构，以减轻地址/命令与控制总线的负担。

3．采用100nm以下的生产工艺，将工作电压从18V降至15V，增加异步重置（Reset）与ZQ校准功能。

二、DDR3与DDR2几个主要的不同之处 ：

1突发长度（Burst Length，BL）

由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

2寻址时序（Timing）

就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2～5之间，而DDR3则在5～11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0～4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。

3DDR3新增的重置（Reset）功能

重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界很早以前就要求增加这一功能，如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有操作，并切换至最少量活动状态，以节约电力。

在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。

4DDR3新增ZQ校准功能

ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（On-Die Calibration Engine，ODCE）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。

5参考电压分成两个

在DDR3系统中，对于内存系统工作非常重要的参考电压信号VREF将分为两个信号，即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ，这将有效地提高系统数据总线的信噪等级。

6点对点连接（Point-to-Point，P2P）

这是为了提高系统性能而进行的重要改动，也是DDR3与DDR2的一个关键区别。在DDR3系统中，一个内存控制器只与一个内存通道打交道，而且这个内存通道只能有一个插槽，因此，内存控制器与DDR3内存模组之间是点对点（P2P）的关系（单物理Bank的模组），或者是点对双点（Point-to-two-Point，P22P）的关系（双物理Bank的模组），从而大大地减轻了地址/命令/控制与数据总线的负载。而在内存模组方面，与DDR2的类别相类似，也有标准DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记本电脑）、FB-DIMM2（服务器）之分，其中第二代FB-DIMM将采用规格更高的AMB2（高级内存缓冲器）。

面向64位构架的DDR3显然在频率和速度上拥有更多的优势，此外，由于DDR3所采用的根据温度自动自刷新、局部自刷新等其它一些功能，在功耗方面DDR3也要出色得多，因此，它可能首先受到移动设备的欢迎，就像最先迎接DDR2内存的不是台式机而是服务器一样。在CPU外频提升最迅速的PC台式机领域，DDR3未来也是一片光明。目前Intel所推出的新芯片-熊湖(Bear Lake)，其将支持DDR3规格，而AMD也预计同时在K9平台上支持DDR2及DDR3两种规格。

[编辑本段]发展

早在2002年6月28日，JEDEC就宣布开始开发DDR3内存标准，但从2006的情况来看，DDR2才刚开始普及，DDR3标准更是连影也没见到。不过目前已经有众多厂商拿出了自己的DDR3解决方案，纷纷宣布成功开发出了DDR3内存芯片，从中我们仿佛能感觉到DDR3临近的脚步。而从已经有芯片可以生产出来这一点来看，DDR3的标准设计工作也已经接近尾声。

半导体市场调查机构iSuppli预测DDR3内存将会在2008年替代DDR2成为市场上的主流产品，iSuppli认为在那个时候DDR3的市场份额将达到55%。截至2008年11月底的情况看，这个预期还是比较准确，市场上已经占据了很多运行频率为1066,1333,1600,甚至2000MHz的DDR3内存，接口类型有200和240 PIN两种。不过，就具体的设计来看，DDR3与DDR2的基础架构并没有本质的不同。从某种角度讲，DDR3是为了解决DDR2发展所面临的限制而催生的产物。

由于DDR2内存的各种不足，制约了其进一步的广泛应用，DDR3内存的出现，正是为了解决DDR2内存出现的问题，具体有：

更高的外部数据传输率

更先进的地址/命令与控制总线的拓朴架构

在保证性能的同时将能耗进一步降低

为了满足这些要求，DDR3内存在DDR2内存的基础上所做的主要改进包括：

8bit预取设计，DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz。

采用点对点的拓朴架构，减轻地址/命令与控制总线的负担。

采用100nm以下的生产工艺，将工作电压从18V降至15V，增加异步重置（Reset）与ZQ校准功能。

[编辑本段]DDR3内存的技术改进

逻辑Bank数量

DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。

封装（Packages）

DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。

突发长度（BL，Burst Length）

由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

寻址时序（Timing）

就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。 从环保角度去看，降低功耗对业界是有着实实在在的贡献的，全球的PC每年的耗电量相当惊人，即使是每台PC减低1W的幅度，其省电量都是非常可观的。

降低功耗

DDR3内存在达到高带宽的同时，其功耗反而可以降低，其核心工作电压从DDR2的18V降至15V，相关数据预测DDR3将比现时DDR2节省30%的功耗，当然发热量我们也不需要担心。就带宽和功耗之间作个平衡，对比现有的DDR2-800产品，DDR3-800、1066及1333的功耗比分别为072X、083X及095X，不但内存带宽大幅提升，功耗表现也比上代更好

在这个冬季即将结束，三星正式推出目前世界上单颗密度最大的DDR3芯片，基于50纳米制造工艺，推单颗容量到了4GB,这个终于使得我们可以更快的跨入64位的时代，因为单根PC内存条的容量已达到了惊人的32GB。 新的芯片比先前的DDR3芯片功耗降低了40%，

其次，这也为单根32GB的内存条的上市扫清了障碍，最初面市的32GB的RDIMM内存用于服务器领域采取双面封装（每一面由4×4GDDR3芯片组成），同时会面对桌面市场提供8G的UDIMM内存提供给工作站和PC平台，以及8GB的SO-DIMM笔记本电脑内存。 新的低功耗DDR3内存设计工作电压为135伏，比之前15伏的DDR3芯片降低大约20%功耗，同时最大吞吐速度达到16Gbps。 另外，DDR2的价格恐怕会依然疲软，我在想我的本本是不是应该升级到DDR2 4GB了呢？而根据IDC的预测DDR3内存市场份额将从目前的29%到2011年达到72%。

与DDR2的不同之处

逻辑Bank数量，DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2GB容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。 封装（Packages），DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。 突发长度（BL，Burst Length），由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可透过A12位址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。 寻址时序（Timing），就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提升。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。 新增功能——重置（Reset），重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界已经很早以前就要求增这一功能，如今终于在DDR3身上实现。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程式装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。 新增功能——ZQ校准，ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚透过一个命令集，经由片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与终结电阻器（ODT，On-Die Termination）的终结电阻值。当系统发出这一指令之后，将用相对应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。[1]